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FPGA基础 -- Verilog 格雷码（Gray Code）计数器设计与原理解析

news 2025/6/26 10:56:15

格雷码（Gray Code）计数器设计与原理解析

一、格雷码简介

格雷码（Gray Code）又称为反射二进制码（Reflected Binary Code，简称RBC），是一种编码方式，其特点是在连续递增或递减的编码序列中，任意两个相邻码字仅有一位发生变化。

这种编码方式最早由Frank Gray于20世纪中提出，广泛用于数字通信、编码器、异步FIFO等领域中。

二、使用格雷码的原因

1. 传统二进制计数的缺陷

二进制码在某些跳变中会发生多位同时变化的情况，例如从0111到1000会导致4位全变。在实际硬件门电路中，由于传播延迟不一致，可能造成错误的中间状态传递，从而引起亚稳态（Metastability）。

2. 格雷码的优势

相邻状态只改变一位，减少电路切换时的毛刺风险。
在跨时钟域传输时，降低亚稳态风险。
在异步系统中更易实现稳定的比较和同步。

3. 工程应用场景

异步FIFO的读写指针跨时钟传输。
旋转编码器的位移采集。
数据采样同步判断。
内建自测试结构的状态扫描。

三、格雷码生成与解码原理

设普通二进制为B，格雷码为G：

编码：G = B ^ (B >> 1)
解码：
- B[N-1] = G[N-1]
- 对于 i=N-2 downto 0: B[i] = G[i] ^ B[i+1]

Verilog 可组合逻辑实现如下：

// 二进制转格雷码
assign gray = bin ^ (bin >> 1);// 格雷码转二进制
function [WIDTH-1:0] gray_to_bin;input [WIDTH-1:0] gray;integer i;begingray_to_bin[WIDTH-1] = gray[WIDTH-1];for (i = WIDTH-2; i >= 0; i = i - 1)gray_to_bin[i] = gray_to_bin[i+1] ^ gray[i];end
endfunction

四、Verilog 格雷码计数器设计

模块功能：

每个时钟周期递增一次。
输出当前格雷码。
支持复位与使能控制。

module gray_counter #(parameter WIDTH = 4
)(input  wire clk,input  wire rst_n,input  wire en,output reg  [WIDTH-1:0] gray_out
);reg [WIDTH-1:0] bin_cnt;wire [WIDTH-1:0] gray_next;assign gray_next = bin_cnt ^ (bin_cnt >> 1);always @(posedge clk or negedge rst_n) beginif (!rst_n) beginbin_cnt   <= 0;gray_out  <= 0;end else if (en) beginbin_cnt   <= bin_cnt + 1;gray_out  <= gray_next;endendendmodule

五、异步FIFO中的应用逻辑

在异步FIFO设计中，读写指针处于不同的时钟域。

若直接传输二进制地址指针，可能在跨时钟时采样到不一致的状态位，产生逻辑错误。

采用格雷码的好处是：每次只变一位，即使发生采样错误，误差也限定在1位，且通过两级寄存器同步器可进一步稳定该位变化。

典型流程：

写指针二进制计数器 → 转格雷码。
将格雷码通过同步器传递给读时钟域。
在读时钟域中与本地读指针进行比较判断FIFO是否为空。
反向也相同。

六、满空状态判断（示例）

假设FIFO深度为2^N：

空判断：读指针格雷码与同步过来的写指针格雷码相等。
满判断：写指针格雷码与读指针格雷码低位相等，但高两位互补。

// 满判断（示意）
assign full = (wr_ptr_gray[N-1:N-2] != ~rd_ptr_gray_sync[N-1:N-2]) &&(wr_ptr_gray[N-3:0] == rd_ptr_gray_sync[N-3:0]);// 空判断
assign empty = (rd_ptr_gray == wr_ptr_gray_sync);

七、Gray 与 Binary 的比较表

特性	Binary Code	Gray Code
相邻状态跳变位数	多位（0~N位）	恒为1位
亚稳态风险（跨时钟）	高	低
可读性	高（线性递增）	低（非线性）
编码/解码复杂度	简单	编码易，解码复杂
用作跨时钟指针	不推荐	强烈推荐
仿真调试友好性	直观	需对照表解读